期待のネット新技術
Broadcomが量産を進める「CPO」が背負う期待、一方、その欠点はどのように対策されるか？
Silicon Opticsの現状（3）
2025年6月3日 06:00
前回に続いて、Broadcomのロードマップについてもう少し説明したい。そもそもBroadcomがCPOを全力で推し進める理由は何か？ といえば、信号の高速化に伴う挿入損失の増大が洒落にならない、ということに尽きる（図01）。
ASICでもSwitchでもいいのだが、そこからトランシーバモジュールに搭載されたチップまでの電気経路による損失が、53Gbpsだと-8dB程度で済むのが、106Gbpsでは-15dB、212Gbpsだと-21dB程度ともなると、流石にこれは厳しいと感じざるを得ない。
CPOの最大のメリットは配線数が増やせて、結果的に消費電力を下げられること
最近話題のLPOを利用した場合でも、このVIA LossとかPCB Trace Lossなんかは原理的に減らない（図02）。
これを一番減らせるのがCPO、というのは見て明らかである。何しろASICとEIC/OICをつなぐSilicon Substrateの配線のみが電気であるが、こちらはmmオーダー（長くて10mm程度、実際はもっと短くて2mm程度の可能性が高い）だから損失はそれほど大きくないし、もっと言えばDSP PluggableやLPO Pluggableの場合はそもそもASICからPluggableモジュールのソケット（図02でいうところのCage）までの距離が長いから、配線数をあまりむやみに増やすのもはばかられる。
ところがCPOのケースでは、1mmあたりの数百本の配線を通すことも不可能ではない。実際UCIe（Universal Chiplet Interconnect Express）という標準では、Standard PackageのBump Pitchが100～130μm、つまり1mmあたり7.7～10本の配線を想定しているが、Advanced Packageでは25～45μm、つまり1mmあたり18.2～25本の配線が可能である。
ただ業界的にはすでに9μmのBump Pitchを実用化しているところもあり（もちろんこれは独自技術による）、1mmあたり100本を超える配線を通せることになる。ここまで配線数を増やせるなら、信号速度をもっと遅くしても十分折り合いがつく。212Gbpsの配線を、例えば26.5Gbps×8にして、EICの中に8:1のGearBoxを入れれば済むからだ。
GearBoxのぶん消費電力が増えると思われるかもしれないが（実際増えるだろうが）、212Gbpsの送信を26.5Gbps×8にする方が消費電力を下げられるし、信号速度が減ることで挿入損失も減る。それらの消費電力減もあわせたトータルでどの程度増えるかといえば、それほどではないと考えられる。
図02でBroadcomではコストが30％以上減ることをアピールポイントにしているが、それよりも挿入損失を80％以上減らせること、それと前回の図02でも説明したが、消費電力全体を減らせること（100Gbpsで14W→5W、200Gbpsで25W→8W）が、CPOを利用することの最大のメリットと考えている。
昨今ではデータセンターの消費電力抑制は大きな課題であり、にも関わらずGPUとかAIプロセッサーは相変わらず電力を馬鹿喰いする路線を改めようとしていない。そのしわ寄せがネットワーク側に押し寄せているわけだ。つまり「プロセッサーの消費電力が減らないので、ネットワーク側の消費電力を減らして辻褄を合わせよう」というわけだ。
欠点への対処法が定まらないまま量産が進むCPO
ちなみにBroadcomは基幹部品のSilicon化は既に完了しており（図03～図06）、すでにこれを組み合わせたSilicon PhotonicsベースのPluggable Transceiver Moduleは量産出荷済であり（図07）、その次のCPOも実は既に量産に入っている。そのCPOのもう少し詳細を記したのが、図08だ。
中央にSwitchのASICが置かれ、その周囲にEICとPICが積層されたかたちでChipletとして接続され、そのPICから直接Fiberに接続されるという構造だ。ちょっとこのまま見ても判りにくいと思うので、横から見た断面図を作成した（図09）。
SwitchとEIC/PICは、Silicon Interposerと呼ばれる極めて薄い配線層で相互に接続される。ただこのSilicon Interposerはあくまで信号を高速伝送するための層で、電源とかGNDの供給には向いていない。
なので、Switch ASICとEIC/PICをつなぐ配線はSilicon Interposer内で完結するが、Switch及びEIC/PIC用の電源/GND、それとチップ外部への信号に関してはSilicon Interposerを貫通するかたちでパッケージ基板に直接接続され、ここから外部に配線を引っ張り出すという仕組みだ。
ちなみにこの絵図1だとEIC/PICがSwitch ASICの両側にだけ配されているように見えるが、実際にはSwitch ASICの4辺にそれぞれ2つずつ、合計で8つのEIC/PICチップが取り囲むように配される格好だ。このFAUにつなぐケーブルは、これもBroadcomから提供される（図10）。
このケーブルでフロントパネルまでをつなぎ、その先に光ケーブルをつなぐかたちになる。これで電気配線を引き回すことに起因する挿入損失から解放され、消費電力も下がり、コストも下がるということで、いいことづくめである……というのがBroadcomの説明だ。
もちろん実際には、いいことづくめではない。前回も説明したように、この構図だとSwitch ASICに隣接したPICの構造で利用できるEthernetの規格が一意に決まってしまうことになる。大分前になるが、2021年に800G Ethernetの方式の検討内容をご紹介したが、従来のPluggable Transceiver Moduleを使えば、おそらくそのTransceiver Moduleを入れ替えるだけで、この5つの方式のどれにも対応することは可能だ。しかし、CPOだと、それぞれ別個のPICを用意しないといけない。
あるいは複数のPICをEICの上に積層し、どれを利用するのかをユーザーが選択できるような構造を取ることがいつの日か可能になるかもしれないが、少なくとも現時点ではNoである。このあたりが現在のCPO方式の最大の欠点というか難点になっている。
このあたりもあってか、Broadcom自身は引き続きCPOを自社製品向けに推進してゆくとしつつ、同社のデザインサービス向けに提案しているのが、Compute Platform向けのCPOである（図11）。
これはどういう話かというと、特に昨今のAIプロセッサー向けに特徴的なこととして、複数個のAIプロセッサー同士を高速なInterconnectで相互接続して性能を引き上げるという使い方をするケースが多い。例えばIntelのGaudi 3というチップは、200Gbit Ethernetを24ポート搭載しており、これを3本づつ束ねて300GbpsのLink×8とした上で、このGaudi 3を8枚載せたキャリアボードでGaudi 3同士の1:1の接続にLink×7を使い、残るx1は外部接続用としている（図12）。
こういう使い方をするのであれば、Ethernetの規格は一意に決まるわけで、別にPluggable Moduleのような配慮は要らないし、もっと言えばここでLong Reach用の規格を使う必要性は皆無だから、VCSELを利用したShort Reach用の光Ethernetを仕込んでやればいいわけだ。Gaudi 3は24chの200G Ethernet構成だが、図08でも示されているように、すでに16ch分のEIC/PICがあるから、これを2つ並べれば最大32ch分の200G Ethernetを構築するのは容易だし、光ファイバーで相互接続するから消費電力は銅配線を利用する場合よりずっと減る。
ちなみにBroadcomはメニューにまだ掲げていないが、同じようにプロセッサー間接続にCPOを利用することを考えているIntelは、WDM用のMux/DeMuxのシリコン化を既に完了しており、WDMを利用することで配線の本数を減らすことも可能としており、おそらくBroadcomも同様のコンポーネントを早晩提供することになるかと思う。ちなみに図10で示したチップの内部構造は、図13のような感じになっている。
話を先程のSwitchに戻すと、既に同社はCPOを利用した製品としてTomahawk4ことHumboldt（図14）に続き、Tomahawk5もすでに出荷を開始し、これを利用した製品も市場に出ている状況である。長期的にはこの方向が一番妥当、とBroadcomは考えているようだ。
もっとも話を戻すと、業界的にというかユーザー的には、まだ複数の規格のEthernetを混在させたいというニーズが確実に存在する。こうしたユーザーに対応すべく、今年3月末にサンフランシスコで開催されたOFC 2025で、同社はBCM957608 PCIe NICにLPOモジュールを組み合わせたデモを行っており、関心がないわけではないことを示してはいる。ただし、積極的に対応するという感じには今のところ見えない。
LPOは消費電力削減と、場合によってはLatency削減には効果的ではあるが、挿入損失の削減には効果がないあたりが、その理由かと思われる。
